Modul 1 Laporan Akhir 2

 J-K FLIP FLOP DAN D FLIP-FLOP

[KEMBALI KE MENU SEBELUMNYA]

DAFTAR ISI

1. Jurnal

2. Alat dan Bahan

3. Rangkaian Simulasi

4. Prinsip Kerja Rangkain

5. Video Rangkaian

6. Analisa 

7. Link Download

1. Jurnal [Kembali]

2. Alat dan Bahan [Kembali]

a. J-K flip-flop IC 74LS112 

b. D lip-flop IC 7474 

c. LED 

d. Saklar SPDT

3. Rangkaian Simulasi [Kembali]

4. Prinsip Kerja Rangkaian [Kembali]

Koneksi input: 

B0 = R

B1 = S

B2 = J

B3 = Clock JK

B4 = K

B5 = D

B6 = Clock D

Input Clock J-K Flip-Flop IC 74112 bersifat active low sehingga inputnya akan berubah saat logika input 0. Sedangkan input Clock D Flip-Flop IC 7474 bersifat active high sehingga inputnya akan berubah saat logika input 1. 

Input S dan R merupakan input asingkron flip-flop. Input S dan R beroperasi secara independen. Jika S berlogika 1 dan R berlogika 0 maka flip-flop berada dalam mode operasi Asynchronous reset yang menghasilkan output Q dan Q' berlogika 0 dan 1. Jika S berlogika 0 dan R berlogika 1 maka flip-flop berada dalam mode operasi Asynchronous set yang menghasilkan output Q dan Q' berlogika 1 dan 0. Jika S berlogika 0 dan R berlogika 0 maka flip-flop berada dalam mode operasi Prohibited (larangan) yang menghasilkan output Q dan Q' berlogika 1 dan 1. 

Kondisi selanjutnya input R belogika 1, S berlogika 1, J berlogika 0, Clock J-K berlogika 1, K berlogika 0, D berlogika 0, dan Clock D berlogika 0. Output Q dan Q' J-K Flip-Flop berlogika 0 dan 1 karena jika input J-K berlogika (0,0) maka flip-flop berada dalam mode hold dimana disini output berlogika (0,1). Sedangkan Output Q dan Q' D Flip-Flop berlogika 0 dan 1 karena input D berlogika 0.

Kondisi selanjutnya input R belogika 1, S berlogika 1, J berlogika 0, Clock J-K berlogika 1, K berlogika 1, D borlogika 1, dan Clock D berlogika 1. Output Q dan Q' J-K Flip-Flop beriogika 0 dan 1 karena jika input J-K berlogika (0,1) maka flip-flop berada dalam mode reset dimana output akan berlogika (0,1). Sedangkan Output Q dan Q' D Flip- Flop berlogika 1 dan 0 karena input D berlogika 1. 

Kondisi selanjutnya input R belogika 1, S berlogika 1, J berlogika 1, Clock J-K berlogika 1, K berlogika 0, D borlogika 0 atau 1, dan Clock D berlogika 0. Output Q dan Q' J-K Flip-Flop beriogika 1 dan 0 karena jika input J-K berlogika (1,0) maka flip-flop berada dalam mode set dimana output akan berlogika (1,0). Sedangkan Output Q dan Q' D Flip- Flop berlogika 0 dan 1. 

Kondisi yang terakhir, input R belogika 1, S berlogika 1, J berlogika 1, Clock J-K berlogika 1, K berlogika 1, D dan Clock D tidak dihubungkan. Output Q dan Q' J-K Flip-Flop beriogika 0 dan 1 karena jika input J-K berlogika (1,1) maka flip-flop berada dalam mode toggle dimana output akan berbalik sehingga berlogika (0,1).

5. Video Rangkaian [Kembali]

6. Analisa [Kembali]

1. Bagaimana jika B0 dan B1 sama sama diberi logika 0, apa yang terjadi pada rangkaian?

Ketika B0 dan B1 yang terhubung ke set dan reset pada J-K flip flop dan D flip flop diberi logika 0,  maka output Q dan Q’  menjadi berlogika 1, hal ini merupakan kondisi terlarang (prohibited) karena Q dan Q’ bernilai sama. 

2. Bagaimana jika B3 diputuskan/tidak dibubungkan pada rangkaian  apa yang terjadi pada rangkaian?

Jika B3 yang terhubung ke clock J-K flip flop diputus maka nilai Q dan Q’ pada J-K flip flop akan bergantung pada nilai set dan reset, sesuai dengan sifat input pada J-K flip flop yaitunya active low sehingga ketika set = 0 dan reset = 1 maka, Q = 1 dan Q’ = 0 dan sebaliknya jika set = 1 dan Reset = 0 maka Q = 0 dan Q’ = 1. Namun jika nilai J dan K diubah maka akan mempertahankan keadaan sebelumnya (hold)

3. Jelaskan apa yang dimaksud kondisi toggle, kondisi not change, dan kondisi terlarang pada flip flop!

a. Kondisi toggle adalah kondisi saat set dan reset bernilai 1 dan J dan K juga bernilai 1, sehingga saat diclock kan  nilai Q dan Q’ akan sama dengan Q’ dan Q dengan kata lain akan membalikkan nilai Q dan Q’ sebelumnya 

b. Not change/ hold merupakan kondisi nilai tidak berubah terhadap nilai sebelumnya. Hal ini dapat terjadi saat tidak terjadi clock (X) dan nilai J dan K sama dengan 0 

c. Kondisi terlarang pada flip flop terjadi saat nilai Q dan Q’ sama, karena nilai Q dan Q’ seharusnya berlawanan

7. Link Download [Kembali]

Rangkaian simulasi     [download]

Video rangkaian          [download]

HTML                         [download]